IEEE PES France – Lancement des prix 2025
Le bureau IEEE PES France a le plaisir d’annoncer l’ouverture des appels à candidatures pour les prix 2025 :Prix de l’ingénieur de l’année IEEE PES FrancePrix des doctorants IEEE PES…
ERTS 2026
📍 Lieu : Pierre Baudis Convention Center, Toulouse📅 Dates : 5-6 février 2026The ERTS conference is a unique biennial European cross-sector event on Embedded Real-Time Systems, a forum for top-level…
Décantons le Quantique : passerelle vers l’industrie
La physique quantique commence à transformer nos perspectives dans la gestion de nos données et donc notre vision du monde. Elle donne naissance aujourd'hui à de nouvelles technologies dans des…
Le numéro 3EI 2025-116
Nouveau numéro Pour ce numéro d’été, nous vous proposons deux thèmes : la CEM et les processeurs RISC-V. D’une part, la CEM est au cœur des défis technologiques contemporains, qu’il…
DOSSIER – Exemples d’implémentation d’un processeur RISC-V sur un FPGA
Cette ressource, complément de la ressource L'émergence de l'architecture RISC-V [1] présente deux exemples d’implémentation d’un processeur RISC-V sur FPGA, en VHDL et Verilog, mettant en évidence la diversité des méthodes et langages permettant de le faire avec simplicité. Cette application pédagogique peut être menée avec des étudiants ayant déjà de bonnes connaissances en programmation des FPGA et en architecture des microprocesseurs. L’implémentation du processeur NEORV32 a été expérimentée par des étudiants de M2 (ENS Paris Saclay et M2 SETI de l’université Paris Saclay). Jacques-Olivier Klein propose une expérience similaire avec des étudiants de BUT 3 : https://github.com/JOKleinGe1/Module_Initiation_Riscv
